🧬 半導体技術 体系解説 — 設計理由の深堀り

中国半導体産業の文脈を踏まえ、「なぜそう設計されているのか」を物理学・経済学・地政学の三層で解説。 表面的な説明ではなく、リソグラフィ波長の選択理由・SAQP コスト爆発・Dennard Scaling 崩壊・歩留まり数式・中国 7nm の構造的限界 まで掘り下げ、 chinapost 半導体 DB の中国 30 社と日本半導体大手・研究機関 18 機関を相互リンクで結びつける。

📑 目次 ① プロセス開発・製造技術 ② 基盤構成 (アーキテクチャ) ③ アルゴリズム・計算モデル ④ 性能と制約 ⑤ 産業・応用 ⑥ 主要企業比較 ⑦ 結論

① プロセス開発・製造技術

半導体製造の最前線。リソグラフィ波長から CMP まで、なぜそれぞれの工程が必要で、なぜ中国は EUV を持てないかの構造的理由を解説。

1.1 リソグラフィ — なぜ EUV が支配的になったか

Rayleigh 式: CD = k₁ × λ / NA 光波長 λ を短くするか NA (開口数) を大きくするか k₁ を下げるかの三択。EUV は λ を 1/14 に短縮 = 1 回露光で 7nm 以下を実現する究極の解。

世代 λ (nm) NA k₁ 最小ノード 供給 中国アクセス 理由
i 線 (i-line) 365 0.65 0.42 350nm Nikon / Canon / ASML ✅ 自由 (Legacy) 水銀ランプ Hg 光源、1990 年代の主力。MEMS / Power 半導体の今でも現役。
KrF (DUV) 248 0.85 0.3 130nm ASML / Nikon ✅ 自由 (Legacy) KrF エキシマレーザー、~130nm までの量産で標準だった。
ArF Dry (DUV) 193 0.93 0.28 65nm ASML / Nikon ✅ 自由 ArF エキシマレーザー、波長 193nm が現在も DUV の主力光源。
ArF Immersion (DUV) 193 1.35 0.25 38nm ASML 一強 (Nikon 撤退寸前) ⚠ 規制対象 (米国輸出規制連動、SMIC は保有) 光路に純水 (n=1.44) を介在させ NA を 1.0 超に。これにより 7nm 以下も SAQP で原理的に可能になる。中国 SMEE はこの世代まで国産化進行中だが量産未到達。
EUV (Low-NA) 13.5 0.33 0.4 5nm ASML 単独 (世界唯一) 🔴 全面禁輸 (2019- BIS 規制) 波長 1/14。Sn (錫) 液滴に 50kW CO₂ レーザを 50,000 回/秒打ち込んでプラズマ化、転換効率 5%。あらゆる物質に吸収されるため屈折光学不可、Mo/Si 多層膜ミラー (40 ペア) 反射率 70%。1 台 ~$200M、組立 1 年。
High-NA EUV 13.5 0.55 0.4 2nm ASML 単独 (2024- 出荷開始) 🔴 全面禁輸 NA を 0.33 → 0.55 に拡大、解像度 1.7 倍。Anamorphic 光学系で Mask 倍率を X/Y 異なる比率に。Intel 18A / TSMC A16 から本格導入。1 台 ~$380M。

DUV (193nm Immersion) — 設計理由

  • ArF エキシマレーザー、波長 193nm
  • 光路に純水 (n=1.44) → NA 1.0 超を実現
  • SAQP (4 回露光) で 7nm 相当も可能だが歩留まり爆発
  • SMIC の 7nm はこれで量産 (歩留まり 30-50%)
  • 中国国産化: SMEE が 90nm 量産、28nm 検証中

EUV (13.5nm) — 設計理由と中国不可能の構造

  • 光源: Sn 液滴に 50kW CO₂ レーザを 50,000 回/秒打ち込み等核プラズマ化、転換効率 5%
  • 光学系: あらゆる物質に吸収されるため屈折光学不可、Mo/Si 多層膜 40 ペアで反射率 70%
  • 真空: 大気で減衰、全光路真空必要
  • 独占: ASML 単独 (蘭)、Cymer (光源・買収済) + Zeiss SMT (光学・独) 統合
  • 1 台 ~$200M、組立 1 年、部品 10 万点
  • 🔴 中国は 2019 BIS 規制で全面禁輸 → 物理的・経済的に複製不可能

1.2 Multi-Patterning コスト爆発 — なぜ EUV が必要か

露光回数 N を増やすたびに defect が乗算で蓄積 (defect ∝ N^回数)、マスク数も増えてコスト爆発。

技法 露光回数 マスク数 欠陥乗算 理由
Single Exposure 1 1 ×1 EUV 1 回露光で 7nm 以下も実現 = 究極の解
Double Patterning (LELE) 2 2 ×2 14nm 世代で実用化、許容範囲
SADP (Self-Aligned) 1 2 ×1.5 Spacer 形成で擬似 2 倍密度、10nm 世代
SAQP (Self-Aligned Quad) 1 4 ×2.5 7nm DUV の現実解、SMIC 7nm はこれ。歩留まり 30-50% (TSMC EUV 7nm は 90%+) → コスト 2-3 倍
SAOP (Self-Aligned Octa) 1 8 ×4 5nm DUV は理論上可能だが defect 爆発で経済的に非現実的

1.3 エッチング・成膜 — 原子層制御の必然性

ノード微細化でアスペクト比(深さ/幅)が爆発: 3D NAND 232 層 = 高さ 10μm、幅 80nm → AR 125。垂直エッチングと原子層精度の成膜が必須。 HKMG (High-k Metal Gate) の HfO₂ 成膜は ALD 必須 (45nm 以降全プロセス) — トランジスタ縮小で SiO₂ ゲート絶縁膜が 1nm 未満になり量子トンネル電流が爆発、誘電率 25 の HfO₂ で同容量を 4nm で実現する手段は ALD しかない。

技術 種別 精度 スループット 応用 サプライヤ
RIE (Reactive Ion Etching) エッチング ~5nm 高 (1 wafer 数分) Si / SiO₂ / 金属 のエッチング Lam Research / Tokyo Electron / AMEC
ALE (Atomic Layer Etch) エッチング ~1Å (1 サイクル/層) 低 (1 wafer 数十分) 3nm 以下の極薄膜エッチング、Fin リセス Lam Research / 中国 AMEC
CVD (Chemical Vapor Deposition) 成膜 ±5% 高 汎用 SiO₂ / Si₃N₄ / W 成膜 Applied Materials / Tokyo Electron / NAURA
ALD (Atomic Layer Deposition) 成膜 0.1nm/サイクル 低 HKMG (HfO₂ ゲート)、3D NAND セル分離膜、EUV pellicle Tokyo Electron / Lam / 中国 Piotech
PVD (Sputter) 成膜 ±3% 高 金属配線 (Cu / Al / Ti) Applied Materials / NAURA
EPI (エピタキシャル成長) 成膜 原子精度 中 SiGe / SiC / GaN 単結晶層、FinFET ソース/ドレイン Applied Materials / ASM International / 中国 NAURA

1.4 ドーピング — Random Dopant Fluctuation という量子問題

ソース/ドレイン形成で B / P / As を Si に注入。3nm 以下では Random Dopant Fluctuation (RDF) が深刻な物理問題に:
チャネル領域 30nm × 10nm × 5nm = 1500nm³ に Boron 原子 ~30 個。 ±5 個の揺らぎ = 閾値電圧 (Vth) ばらつき ±100mV → 同一 wafer 内で全チップが異なる動作特性に。

解決策: GAA (Gate-All-Around) Nanosheet で 4 面ゲート制御強化、Random Dopant 影響を物理的に弱める。 Samsung 3nm / TSMC 2nm / Rapidus 2nm は全て GAA Nanosheet 採用。

1.5 CMP (化学機械研磨) — Cu 配線の絶対要件

Al 配線時代は不要だったが、Cu 配線 (90nm 以降) はパターニング不可能 (Cu はプラズマエッチングできない)。代わりに Damascene プロセス を採用:

  1. SiO₂ にトレンチを掘る
  2. Cu を全面 PVD で埋める
  3. CMP で余分な Cu を物理研磨除去 ← この工程が必須

均一性 0.5% 以下が要求、スラリー (中国は Anji が唯一) + パッド + 研磨機 (Applied Materials / 日本 Ebara) の三位一体。

1.6 半導体材料 — Si 一強から複合材料へ

バンドギャップ (Eg) と絶縁破壊電界 (Ebr) のトレードオフが用途を決める。EV インバータが SiC を選ぶ理由 = 同耐圧で厚さ 1/10 → オン抵抗 1/100 → 損失激減 → 航続距離 +10%。

材料 Eg (eV) E_br (MV/cm) 移動度 (cm²/Vs) 応用 中国主力 理由
Si (シリコン) 1.12 0.3 1500 汎用ロジック・メモリ (CPU / GPU / DRAM / NAND) SMIC / Hua Hong / YMTC / CXMT SiO₂ 自然酸化膜が完璧な絶縁体、地殻 25% 埋蔵で安価。これに勝てない。
SiC (炭化ケイ素) 3.26 3 950 EV インバータ (1200V+)、太陽光 PCS、急速充電 StarPower / BYD Semi / 中国中車 (CRRC Times) バンドギャップ 3 倍 → 同耐圧で厚さ 1/10 → オン抵抗 1/100 → 損失激減。Tesla Model 3 が 2018 年採用後、業界標準化。
GaN (窒化ガリウム) 3.4 3.3 2000 5G 基地局 RF PA、急速充電、宇宙用 RAD-hard Innoscience (英诺赛科)、HiSilicon 高電子移動度で高周波 (28GHz mmWave) 向き。Si MOSFET の 100 倍速いスイッチング。
Ga₂O₃ (酸化ガリウム) 4.8 8 300 次世代超高耐圧 (数 kV+)、宇宙環境 研究段階 (Tsinghua / Fudan) バンドギャップ最大級、耐圧 SiC の 3 倍。日本 NICT・Novel Crystal Tech が量産技術で先行。
Diamond (ダイヤモンド) 5.5 10 2200 究極の高耐圧・高熱伝導 (実用化前) 研究段階 熱伝導 Cu の 5 倍、究極の電力半導体材料。p 型化困難で実用化は 2030 年以降。

1.7 ノード命名の欺瞞 — マーケティング vs 物理

「7nm」はもはや物理寸法でなく、密度を従来世代と比較したマーケティング名。実際の最小 feature size は ~20nm 級。 SMIC 7nm は TSMC 7nm と同等密度を実現するが、EUV 不在で歩留まり 30-50% (TSMC は 90%+)。

ノード名 Gate Pitch Metal Pitch 密度 (MTr/mm²) 理由
TSMC 28nm 117nm 90nm 8 Planar 最終世代、コスト最適 = legacy の主力ノード
TSMC 16nm 90nm 64nm 28 FinFET 第 1 世代、3D ゲート化で短チャネル効果克服
TSMC 10nm 64nm 44nm 50 FinFET 改良、SADP 主体
TSMC 7nm 57nm 40nm 100 EUV 部分採用 (一部レイヤ)、1st 世代 EUV
TSMC N5 (5nm) 51nm 30nm 173 EUV 全面採用、Apple A14 / M1 で量産
TSMC N3 48nm 23nm 213 FinFET 最終世代、Apple M3
TSMC N2 45nm 20nm 313 GAA Nanosheet 初採用 (2025-)、Rapidus も同等狙い
TSMC A16 42nm 16nm 380 High-NA EUV + Backside Power Delivery (2026 計画)
SMIC 7nm (N+2) 57nm 40nm 90 DUV multi-patterning (SAQP) で TSMC 7nm 相当密度。歩留まり 30-50%、コスト 2-3 倍。Kirin 9000s 採用

② 基盤構成 (アーキテクチャ)

ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。

2.1 ロジック構造の設計思想

CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。

種別 並列度 制御 vs 演算 プログラマビリティ 効率 代表例 中国 日本
CPU (汎用) 低 (8-128 コア) 数億 (制御に大半) ★★★★★ (任意命令) ★ (汎用性のため) Intel Xeon / AMD EPYC / Apple M3 / Hygon C86 Hygon (x86 互換)、HiSilicon Kunpeng (Arm) Renesas (RZ/RX)、富士通 A64FX (富岳)
GPU (SIMT) 中 (1万-10万 thread) 中 (制御 1 / 演算 32) ★★★★ (CUDA / OpenCL) ★★★★ (並列演算) NVIDIA H100 / AMD MI300 Moore Threads MTT S4000、Biren BR100、MetaX、Iluvatar — (NVIDIA 依存)
ASIC / NPU (専用) 極大 (Systolic Array) 極小 (制御不要) ★ (固定機能) ★★★★★ (専用最適) Google TPU v4 / AWS Trainium Cambricon MLU / HiSilicon Ascend / Enflame DTU Preferred Networks MN-Core 2、NEC SX-Aurora
FPGA (再構成) 中 大 (LUT + Switch) ★★★ (HDL / HLS) ★★ (面積効率低い) Xilinx Versal / Intel Agilex Anlogic、Gowin、Pango (国産 FPGA) — (Xilinx 依存)
DSP (信号処理) 中 (VLIW) 中 ★★★ (専用言語) ★★★★ (信号特化) TI C66x / Qualcomm Hexagon HiSilicon DSP IP Renesas DSP

2.2 メモリ階層 — Memory Wall とトレードオフ

設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。

HBM の必然性: AI 学習で 1TB/s 帯域必要。DDR5 = 64GB/s × チャネル → 16 ch でも 1TB/s 不可能。 解決策は HBM3 = DRAM ダイ 12 段積層 + シリコンインターポーザで GPU 真隣に配置 → 1024 bit ワイドバス × 6.4Gbps = 819GB/s/stack。

SK Hynix が HBM3E で世界寡占。中国 CXMT は HBM2 にも未到達 = 中国 AI GPU の最大ボトルネック。

階層 レイテンシ 容量 帯域 コスト/bit 技術 理由
L1 SRAM 1 (4 cycles)ns 32-64 KB / コア ~1 TB/s/コア $$$$ 6T SRAM cell ALU 直結、毎サイクルアクセス必須。1 cell = 6 トランジスタ → 面積食う
L2 SRAM 5-10ns 256 KB - 1 MB ~500 GB/s/コア $$$ 6T SRAM cell L1 miss 時の救済、コアプライベート
L3 SRAM 20-40ns 8-128 MB ~200 GB/s $$ 6T SRAM cell コア間共有、cache coherence で同期
HBM3 80-100ns 24-80 GB/stack ~819 GB/s/stack $ TSV 12 段積層 DRAM GPU 真隣に配置、1024-bit ワイドバス。SK Hynix 寡占。CXMT 未到達
DDR5 80-120ns 32-128 GB ~64 GB/s/ch ¢ PCB 上の DRAM マザーボード経由で離れているため帯域低い
NVMe SSD 50,000ns ~ TB ~14 GB/s ¢ 3D NAND YMTC 232 層 / Kioxia 218 層、モバイル・データセンター主力
HDD 5,000,000ns 20+ TB ~250 MB/s 0.1¢ 磁気プラッタ バックアップ用途のみに退避

2.3 インターコネクト — NoC への必然移行

コア数 N の通信トポロジは Bus → Crossbar → Mesh NoC へ進化。Crossbar は O(N²) で 16 コアで限界、現代のチップは Mesh NoC が必須。

トポロジ スケーリング 最大コア数 レイテンシ 理由
Shared Bus O(1) 帯域固定 ~8 低 全 master が共有、1 master しか送信不可。コア数 16 超で破綻
Crossbar O(N²) 面積 ~16 極低 全対全直結、コスト爆発
Ring O(N) 面積 ~32 中 (N/2 hop) Intel Xeon の伝統採用、コア数中規模で有効
Mesh NoC (2D) O(N) 面積 ~256 中 (√N hop) 現代 GPU/CPU の必須アーキテクチャ。NVIDIA H100、Apple M Ultra、Cambricon MLU
Torus NoC (3D) O(N) 面積 ~10000 低 (∛N hop) 富士通 A64FX (富岳)、Tofu Interconnect。HPC 専用
Optical NoC O(N) 面積 理論無限 極低 中国 Lightelligence が研究、シリコンフォトニクスで電気→光変換。実用化 2030+

2.4 電源・熱設計 — Dennard Scaling 崩壊の帰結

Dennard Scaling (1974-2005): ノード半減 → 電圧半減 → 電力同じ → 周波数 2 倍。 2005 以降崩壊: リーク電流増大で電圧下げられず → 周波数 4GHz 頭打ち。

その後の代替戦略:

戦略 時代 仕組み 限界 理由
Dennard Scaling 1974-2005 ノード半減 → 電圧半減 → 電力同じ → 周波数 2 倍 2005 崩壊 リーク電流増大で電圧下げ不可能に。1V 以下で SRAM 動作不能
マルチコア 2005- シングル性能諦め、コア数増やす アムダール則 シリアル処理がボトルネック、無限並列化不可
DVFS 2010- 動作中コアのみ電圧/周波数ブースト 制御複雑 Intel Turbo Boost / AMD Precision Boost、瞬時消費電力管理
Dark Silicon 2015- チップの 50%+ は同時稼働不可、機能分割で時分割 面積無駄 熱密度 100W/cm² 超で焼ける。GPU/AI/媒体エンコ等を時分割
専用化 (ASIC) 2018- 汎用 CPU 諦め、特定 workload 専用に 柔軟性 TPU / Tesla Dojo、行列演算特化で 10 倍効率
Liquid Cooling 2023- 空冷限界 (300W) 突破、水冷で 700W+ 対応 インフラ NVIDIA H100 = 700W TDP、データセンター 1 ラック 30kW 突破
Backside Power Delivery 2026- チップ裏面から電源供給、表面は信号専用 製造難 Intel 18A / TSMC A16 で導入、IR drop 改善 30%

③ アルゴリズム・計算モデル

ハードウェアとアルゴリズムの共進化。AI 推論の 95% を占める行列演算最適化、CPU 投機実行の物理学、そして HW/SW 共設計の戦略選択。

3.1 AI チップ — Transformer 時代の最適化

行列乗算 GEMM が AI 推論の 95% を占めるため、これを高速化することが全て。Tensor Core / Systolic Array / 量子化 / FlashAttention は全てここに帰着する。

技法 式 高速化 対応 HW 理由
GEMM (行列乗算) C = αAB + βC baseline Tensor Core, Systolic Array AI 推論の 95% が行列乗算。これを高速化することが全て
Tensor Core (NVIDIA) 4×4×4 行列を 1 命令 ×8 vs CUDA Core H100 / A100 FP16 → FP32 累積、1 サイクル 64 MAC、AI 専用ハード
Systolic Array (TPU) 256×256 PE 格子流路 ×30 vs GPU Google TPU / Cerebras WSE Weight stationary、データを格子に流し続け、メモリアクセス激減
量子化 INT8 FP32 → INT8 (×0.25 サイズ) ×4 速度・×4 メモリ A100 / H100 / MLU 全 NPU SmoothQuant / GPTQ で <1% 精度落ちで 4 倍速。LLM 推論の常識
量子化 FP8 FP16 → FP8 (×0.5 サイズ) ×2 速度・×2 メモリ H100 / B100 NVIDIA H100 で正式サポート、LLM 学習の主流に
Mixture of Experts (MoE) N expert のうち k 個のみ活性化 ×N/k sparse 計算ハード (HBM 必須) DeepSeek V3 = 671B params、活性化 37B のみ → メモリ帯域効率化
FlashAttention block tiling + recomputation ×4-8 GPU (SRAM 容量重要) Attention O(N²) のメモリアクセスを SRAM 内完結化、Tri Dao の革命的アルゴリズム
KV Cache 圧縮 GQA / MQA / MLA ×2-10 帯域 HBM 帯域効率 DeepSeek MLA、KV cache を ×93% 削減、長文推論で必須

FlashAttention の革命: Attention 計算 O(N²) のメモリアクセスを block tiling + recomputation で SRAM 内完結 → 4-8 倍高速化。 Tri Dao の博士論文発、アルゴリズム改善でハードウェア性能を引き出した例。

中国 AI GPU 制裁組 (Cambricon / Biren / Enflame / MetaX) は CUDA 互換性無く、PyTorch 標準実装を流用できない。 ハードウェア性能が NVIDIA の 80% でも、ソフトウェア成熟度で 5 倍遅い結果になる構造。

3.2 CPU 高度化 — Pipeline / Branch Prediction の物理学

Apple M3 = 8-wide superscalar + 600+ ROB。分岐予測精度 95%+ が必須理由: ミス時 = pipeline flush + 30 サイクル損失。 TAGE predictor (TAgged GEometric) で 95-98% 精度実現。Spectre/Meltdown (2018) はこの投機実行の副作用。

技法 時代 効果 / 精度 副作用 理由
5-stage Pipeline 1985- ×5 throughput pipeline hazard Fetch → Decode → Execute → Memory → Writeback、MIPS 古典構造
Superscalar (4-wide) 1995- ×4 IPC 依存解析複雑 同サイクルで複数命令発行、Pentium Pro / Apple M3 = 8-wide
Out-of-Order (ROB) 1996- ×2 IPC ROB 数百エントリ 依存ない命令を先取り実行、後で正しい順序にコミット。Apple M3 = 600+ ROB
Branch Prediction (TAGE) 2008- 95-98% 精度 Spectre 脆弱性 過去 64-2048 命令履歴をテーブル参照、ミスで pipeline flush 30 サイクル損失
SMT (Hyper-Threading) 2002- +15-30% スループット セキュリティ 1 コアで 2 thread 走らせ、スタール時間に他 thread 実行
投機実行 (Speculative) 1990- ×1.5 IPC Meltdown 分岐結果待たず先行実行、Spectre/Meltdown はこの副作用
AVX-512 / SVE 2017- ×8-16 SIMD 電力増 512-bit ベクトル命令、AI 推論・行列演算でも活用

3.3 HW/SW 共設計 — 汎用 vs 専用の戦略選択

「ハードウェアはアルゴリズムを最適化するために設計され、アルゴリズムはハードウェアの制約を回避するために設計される」 — 半導体の本質。 Cambricon 等が苦戦する理由は NVIDIA CUDA 17 年の累積最適化 (cuDNN/cuBLAS/TensorRT) を再構築不可能だから。

アプローチ 柔軟性 効率 ecosystem 成熟度 中国例 日本例 理由
汎用 GPU (NVIDIA) ★★★★★ 10-30% ★★★★★ (CUDA 17 年) Moore Threads、MetaX (CUDA 互換目指す) — (依存) 任意 ML model 動く。cuDNN / cuBLAS / TensorRT で全 framework 最適化済
専用 ASIC (TPU) ★ 70-90% ★★★ (XLA 限定) Cambricon MLU、HiSilicon Ascend Preferred Networks MN-Core 2、NEC SX-Aurora 特定 workload (Transformer 等) のみ高効率。汎用性犠牲、ecosystem 構築が課題
Open Source ISA (RISC-V) ★★★★ カスタム次第 ★★ (成長中) Alibaba 玄鉄、HiSilicon、ZTE Tenstorrent (Rapidus 連携) 中国が米国 ISA (x86/Arm) 依存から脱却するための戦略的選択。Arm 制裁回避
Cerebras WSE-3 ★★ 90%+ ★ (独自) — (国家戦略上の隔離) — wafer 全体 = 1 チップ、46 万コア、SRAM 44GB、究極の専用化

④ 性能と制約

消費電力の物理モデル、ムーアの法則の現状、歩留まり数式 — 半導体の経済性を決める根本要因。

4.1 消費電力の物理モデル

P = α × C × V² × f + P_leak

動的電力 (Switching)

α × C × V² × f

α=活性率 (0.1-0.3)、C=容量、V=電圧、f=周波数。V² が支配的なため電圧降下が最重要

リーク電力 (Leakage)

V × I_off

ゲート OFF でも流れる電流、ノード微細化で指数増。3nm では全電力の 40%

Short Circuit

V × I_sc × τ

スイッチング瞬間に N/P 両方 ON で貫通、立ち上がり時間 τ で決まる、全電力の 5-10%

熱密度の限界

P / Area

空冷 100W/cm²、水冷 300W/cm²、液浸 1000W/cm²。これを超えると物理的に冷却不可能

4.2 ムーアの法則 — 何が成立し、何が崩壊したか

観点 ステータス 理由
トランジスタ密度 2 倍/2 年 ✅ 継続中 2024 TSMC 2nm = 313 MTr/mm²、2026 A16 = 380 MTr/mm² 計画
シングルコア性能 2 倍/2 年 ❌ 2010 崩壊 周波数 4GHz 頭打ち、Dennard Scaling 崩壊で電力制約
コスト/トランジスタ低下 ❌ 7nm 以降逆転 3nm wafer = $20,000、歩留まり込み 1 chip 数百ドル。経済的には成立せず
メモリ帯域 2 倍/2 年 ⚠ ペース低下 DRAM scaling 限界、HBM/CXL で代替
電力効率 (perf/W) ✅ 継続 GAA + DVFS + 専用化で 1.5-2 倍/2 年は維持
機能密度 (3D 積層) ✅ 加速 Chiplet、HBM、CXL Memory で横方向限界を縦で突破

4.3 歩留まり (Yield) — Murphy Model

Y = (1 - exp(-D₀ × A)) / (D₀ × A) (Murphy model)

Chip 面積 (mm²) D₀ (#/cm²) 歩留まり % 理由
Apple M3 (TSMC 3nm) 146 0.07 90% 小型 die + 成熟プロセス、Apple は最優先 customer
Apple M3 Max 614 0.07 65% 大型 die、defect 1 個で全滅。Chiplet 化で歩留まり救済の動機
NVIDIA H100 814 0.08 50% TSMC 4N (5nm 派生)、$40,000/個 になる根本理由
AMD MI300X (Chiplet) 1017 0.08 75% Chiplet で die 分割、各 die 小型化で個別歩留まり改善
SMIC 7nm Kirin 9000s 110 0.3 30% EUV 不在 + SAQP で defect density 4 倍。Huawei 内製需要のみで成立
Cerebras WSE-3 (whole wafer) 46225 0.05 100% ウエハ全体 1 チップ、defect は冗長コアで救済、redundancy で 100%

⑤ 産業・応用 — 5 セグメント詳細

応用分野ごとの技術要件・代表企業・市場規模。chinapost /chip 半導体 DB の 5 応用分類と直結。

AI 学習 $80B+ (急成長)

主要チップ: GPU / TPU / NPU

要求性能: FP16 1000+ TFLOPS、HBM 1TB/s、NVLink 900GB/s

世界主要: NVIDIA (>90% シェア)、Google TPU、AMD MI300

中国主力: HiSilicon Ascend 910B、Cambricon MLU、Biren BR100

日本主力: — (依存)

AI 推論 $30B+

主要チップ: NPU / ASIC

要求性能: INT8 高効率、低レイテンシ (<10ms)、低電力

世界主要: NVIDIA、Cerebras、Groq

中国主力: Cambricon、Hailo-China、Black Sesame

日本主力: Preferred Networks MN-Core 2

EV / 自動車 $70B

主要チップ: SiC MOSFET、車載 SoC、車載 MCU

要求性能: 高耐圧 (1200V)、AEC-Q100、-40 〜 +125°C、機能安全 ISO26262

世界主要: Infineon、ST、NXP、Texas Instruments、Renesas

中国主力: StarPower、CRRC Times、Horizon Robotics、Black Sesame

日本主力: Renesas R-Car、Sony 車載 CMOS、ROHM SiC、三菱電機 IGBT、富士電機

5G / 6G 基地局 $25B

主要チップ: GaN PA、DSP、Massive MIMO SoC

要求性能: 28GHz mmWave、低 NF (<3dB)、高効率 (50%+)

世界主要: Qorvo、Wolfspeed、Ericsson、HiSilicon Balong

中国主力: HiSilicon、Innoscience GaN、Sanechips (ZTE)

日本主力: 住友電工 GaN、富士通 modem

IoT / Edge $50B

主要チップ: Cortex-M MCU、低電力 SoC

要求性能: 超低消費電力 (μW)、Wi-Fi/BLE 統合、AI 推論

世界主要: STMicroelectronics、NXP、TI、Espressif

中国主力: GigaDevice、Allwinner、Rockchip、Espressif

日本主力: Renesas RX/RA、Lapis (Rohm)

データセンター CPU $100B

主要チップ: x86 / Arm Server、CXL Memory

要求性能: 多コア (96+)、PCIe 5.0、CXL 2.0、機密計算

世界主要: Intel Xeon、AMD EPYC、Ampere Altra、AWS Graviton

中国主力: Hygon C86、HiSilicon Kunpeng、Phytium

日本主力: 富士通 A64FX (富岳、HPC 専用)

軍事・宇宙 $15B

主要チップ: RAD-hard FPGA、軍用 SoC、衛星制御

要求性能: 耐放射線 (1Mrad)、-55 〜 +125°C、MIL-STD-883、信頼性 1ppm

世界主要: BAE Systems、Microchip、Honeywell

中国主力: CETC (中国電子科技集団)、CASC、HiSilicon (軍事派生)

日本主力: NEC 衛星向け、東芝 (軍事は限定的)

メモリ・ストレージ $120B

主要チップ: DRAM、NAND、HBM、SSD

要求性能: 高密度 (200+ 層)、低電力、HBM3E 帯域

世界主要: Samsung、SK Hynix、Micron

中国主力: YMTC (NAND 232 層)、CXMT (DRAM 17nm)

日本主力: KIOXIA NAND、Micron Japan DRAM

⑥ 主要企業比較 — 中国・日本・米国・台湾韓国

Foundry / Memory / 装置・材料 / Fabless / 構造的ボトルネック の 5 角度比較。/chip/compare の 8 戦略 preset と相互参照可能。

6.1 Foundry 比較

企業 国 量産ノード 次世代 装置依存 主要顧客 ステータス
TSMC 🇹🇼 台湾 3nm GAA 2nm GAA (2025)、A16 (2026) ASML EUV / Tokyo Electron / Applied Materials Apple / NVIDIA / AMD / Qualcomm 世界 #1 (60%+ シェア、3nm 独占)
Samsung 🇰🇷 韓国 3nm GAA 2nm (2025) ASML EUV / TEL Qualcomm / Tesla / Samsung 内製 世界 #2 (10% シェア)、GAA で TSMC に先行
Intel Foundry 🇺🇸 米国 Intel 4 (~5nm) 18A (2nm 級、2025)、14A (2026) ASML EUV / Intel 装置 + 標準 Microsoft / Intel 内製 復活戦略中、High-NA EUV 最初導入
GlobalFoundries 🇺🇸 米国 12nm 12nm 中心 (FD-SOI) ASML DUV / TEL AMD (旧)、自動車 IDM 7nm 撤退、レガシー特化
UMC 🇹🇼 台湾 14nm 14nm 中心 ASML / TEL Mediatek / 中華圏 fabless レガシー特化、安定収益
SMIC 🇨🇳 中国 7nm DUV 5nm 試作 (DUV 限界) DUV のみ (ASML EUV 全面禁輸) Huawei HiSilicon / 中国 fabless Entity 監視中、歩留まり 30-50%
Hua Hong 🇨🇳 中国 28-90nm 拡張なし DUV (中古含む) 中国国内 power / 自動車 Legacy 特化、安定収益
Rapidus 🇯🇵 日本 計画中 2nm GAA (2027 量産目標) ASML EUV / Tokyo Electron / Canon / IBM IP Toyota / NTT / Sony / Kioxia / SoftBank / NEC / 三菱 UFJ / デンソー 政府支援 5 兆円、北海道千歳 Fab 建設中
TSMC Japan (JASM) 🇯🇵 日本 28-12nm 熊本第 2 工場 (16/12nm) 計画 ASML / TEL Sony 車載 CMOS / Denso 2024 稼働開始、月産 5.5 万枚

6.2 メモリ業界比較

企業 国 DRAM NAND HBM ステータス
Samsung 🇰🇷 10nm 級 236 層 V-NAND HBM3E 量産 DRAM #1 (~40%)、NAND #1
SK Hynix 🇰🇷 1bnm 238 層 ★ HBM3E 世界 #1 (~50%) NVIDIA 専属級、AI 特需で利益最大
Micron Japan 🇺🇸 (広島 Fab) 1γnm 232 層 HBM3 量産 広島 Fab で日本最大の DRAM 製造拠点
KIOXIA 🇯🇵 — ★ 218 層 BiCS — NAND 世界 #2 (~20%)、四日市 + 北上
YMTC (長江存儲) 🇨🇳 — ★ 232 層 Xtacking — Entity 制裁前、Xtacking 独自技術 (Logic + NAND 別 wafer 並行製造)
CXMT (長鑫存儲) 🇨🇳 17/18.5nm — × 未到達 Micron 監視対象、HBM 突破できず AI GPU 致命傷

6.3 装置・材料 — 日本の絶対優位

JSR EUV フォトレジスト = 日本の最強カード。世界のあらゆる EUV 工程はこのレジストを通る。 経産省が JSR を 9000 億円で実質国有化 (2023) したのはこの戦略性ゆえ。 Disco は世界 80% シェアの後工程ダイシング装置で、中国国産代替不可能。 信越化学 + SUMCO でシリコンウエハ世界 60% を寡占。

工程 世界 #1 シェア 中国代替 中国到達ノード 日本の役割
EUV 露光 ASML (蘭) 100% × 不可能 — Zeiss SMT 光学 (独) / Cymer 光源 (米) は買収済、日本は不在
DUV Immersion ASML 85% SMEE 90nm (28nm 検証中) Nikon が 10% シェア、ArF Dry のみ
エッチング Lam Research (米) / Tokyo Electron 70% (米日) AMEC (中微)、NAURA 5nm 対応 (AMEC) ★ Tokyo Electron 30%、Lam 40%、AMEC 10% 均衡
成膜 CVD Applied Materials (米) 50% NAURA 14nm 対応 Tokyo Electron 25%、競合あり
成膜 ALD Tokyo Electron / Lam 60% Piotech 14nm 対応 ★ TEL 35% 世界 #1、Lam 25%
コーター/デベロッパー Tokyo Electron 90% × — ★ TEL 寡占、ASML EUV 統合の必須相棒
CMP Applied Materials / Ebara 70% HwaTsing 28nm Ebara (荏原) 25%
熱処理 (RTP) Applied Materials 50% NAURA 28nm Tokyo Electron 30%
Ion Implant Applied Materials 70% Kingstone 28nm SEN (Sumitomo Heavy) 20%
ダイシング Disco (日) 80% × 国産代替不可 — ★★★ Disco 絶対王者、後工程必須装置
ボンディング ASM Pacific Tech 40% JSR Wuhan 量産化 Toray 等が後工程
シリコンウエハ Shin-Etsu (信越) / SUMCO 60% (日本) Zing Semi (滬硅) 12 インチ量産化 ★★★ 信越 30% + SUMCO 25% 寡占
EUV フォトレジスト JSR / TOK 90% (日本) × 不可能 — ★★★★ JSR + 東京応化 + 信越化学。経産省が JSR 9000 億円で実質国有化 (2023)
CMP スラリー Cabot (米) / Versum (独) 60% Anji 14nm-28nm 対応 Hitachi Chemical / Fujimi 20%
ガス (NF₃ 等) Showa Denko / 三井化学 50% (日本) Peric 量産化 ★ 昭和電工、関東電化 寡占

6.4 設計 (Fabless) 比較

企業 国 主力製品 依存先 ステータス
NVIDIA 🇺🇸 H100/B100 GPU、Grace CPU、DGX TSMC 4N/3nm + CUDA 時価総額 $3T、AI ハードウェアの絶対王者
AMD 🇺🇸 EPYC CPU、MI300X GPU、Ryzen TSMC 5/3nm Chiplet パイオニア、サーバ Intel に肉薄
Apple 🇺🇸 M3/M4 SoC、A17/A18 TSMC 3nm 独占契約 時価総額 $3T、自社 Mac/iPhone 専用
Qualcomm 🇺🇸 Snapdragon SoC、5G モデム TSMC / Samsung スマホ SoC #1、Apple iPhone 5G モデム供給
Mediatek 🇹🇼 Dimensity モデム、AI SoC TSMC Snapdragon の対抗、中華圏スマホ主力
Renesas 🇯🇵 R-Car 車載 SoC、RX MCU、RZ Arm TSMC + 自社 Fab (那珂) 車載 MCU 世界 #1、Toyota / Honda 主力
Sony 🇯🇵 IMX CMOS Image Sensor、Edge AI TSMC Japan (熊本) 車載 CMOS 世界 #1、画像 AI 統合
Socionext 🇯🇵 カスタム SoC 設計受託 TSMC 5/3nm 富士通 + パナソニック旧 LSI 統合
HiSilicon 🇨🇳 Kirin SoC、Ascend AI、Kunpeng CPU SMIC 7nm (TSMC 利用不可) Entity 制裁、設計 5nm 級だが製造 7nm 止まり
Hygon 🇨🇳 C86 x86 互換 CPU AMD Zen 1 ライセンス (2016 取得) 2019 以降 IP 更新不可、Zen 1 から 7 年遅れ
Cambricon 🇨🇳 MLU AI チップ、エッジ NPU TSMC 7nm (利用不可) Entity 制裁、ソフトウェア成熟度で苦戦
Biren 🇨🇳 BR100 GPU TSMC 7nm (利用不可) Entity 制裁、製造打開困難
Moore Threads 🇨🇳 MTT S4000 GPU SMIC 7nm CUDA 互換性追求、生態系構築途上
Will Semi 🇨🇳 CMOS Image Sensor (スマホ向け) TSMC / SMIC Sony の中国市場代替、低中端で価格破壊
Horizon Robotics 🇨🇳 Journey 車載 ADAS SoC TSMC 16nm Renesas R-Car の中国 EV 市場代替

6.5 中国半導体 構造的ボトルネック — なぜ 7nm で止まるか

中国半導体の現実は 「設計はできる、製造で壁」。これは米中対立だけでなく、ASML EUV + JSR EUV レジスト + Cadence EDA + TSMC 製造ノウハウ の四位一体が物理的・経済的に複製不可能なため。

レイヤ ステータス ノード差 理由
EUV 露光装置 🔴 完全禁輸 5+ ノード遅れ ASML 一社独占、Mo/Si 多層膜ミラー (Zeiss) + Sn 光源 (Cymer) で物理的に複製不可能
EUV フォトレジスト 🔴 完全禁輸 不可能 JSR + 東京応化 + 信越化学 が世界 90% 寡占。化学的 know-how の累積
DUV Immersion ⚠ 中古制限 1-2 ノード SMIC は保有、SMEE 国産化進行中だが 28nm まで
EDA 🔴 上位禁輸 5+ ノード Cadence + Synopsys 米 2 社で世界 90%、Empyrean は アナログのみ
先端ノード IP 🔴 Arm v9 禁輸 1-2 世代 Arm Holdings は 2022 から先端 IP の対中提供制限
装置 (エッチング) ✅ 部分代替 0-1 世代 AMEC が 5nm 対応エッチング装置出荷、Lam Research に肉薄
装置 (CVD/ALD) ✅ 部分代替 1-2 世代 NAURA / Piotech が 14nm 対応
シリコンウエハ ⚠ 国産化途上 品質差 Zing Semi (滬硅) が 12 インチ量産化、信越/SUMCO の品質には未達
後工程 (Disco 等) ⚠ 代替限定 中 Disco 装置依存、国産代替不能
設計能力 ✅ 達成 なし HiSilicon Kirin は 5nm 級設計、製造ボトルネックのみ
AI アルゴリズム ✅ 世界級 なし DeepSeek V3、Alibaba Qwen が世界先端、ハードウェア制約をアルゴリズムで補完

6.6 🇯🇵 日本半導体大手・研究機関 主要プレイヤー

Tokyo Electron (東京エレクトロン)

装置 #4 世界

CVD/エッチング/ALD/コーター 全方位、世界シェア ~13%

Nikon

DUV 露光 (ArF Dry)

EUV 撤退、legacy ノードで生存

Canon

NIL (ナノインプリント)

EUV 代替候補、Kioxia と実用化検証

Disco (ディスコ)

後工程ダイシング

世界 80% 寡占、後工程必須装置

SUMCO

シリコンウエハ

世界 25% シェア、信越と日本寡占

Shin-Etsu (信越化学)

シリコンウエハ + フォトレジスト

ウエハ 30%、EUV レジスト 30%

JSR

EUV フォトレジスト

★ 世界 #1、経産省が 2023 年 9000 億円で実質国有化

TOK (東京応化)

EUV フォトレジスト

JSR と共に世界寡占

Showa Denko (昭和電工)

プロセスガス NF₃ 等

世界 40% シェア、フッ素化合物

Ebara (荏原)

CMP 装置

世界 25% シェア

TSMC Japan (JASM)

foundry (28-12nm)

熊本に 2024 稼働、月産 5.5 万枚

Rapidus

foundry (2nm GAA 計画)

★ 北海道千歳、2027 量産目標、政府支援 5 兆円

KIOXIA

NAND メーカー

世界 #2 (~20%)、218 層 BiCS 量産

Micron Japan

DRAM 広島 Fab

HBM3 量産、AI 特需を獲得

Sony Group

CMOS Image Sensor

世界 #1 (車載 50%、スマホ 40%)、IMX500 で Edge AI

Renesas

fabless 車載 MCU

世界 #1 車載 MCU (~30%)、那珂 Fab 保有

三菱電機

鉄道 IGBT

新幹線・上海地下鉄 IGBT 世界先端

富士電機

産業 IGBT、SiC

日本最大 IGBT、SiC 量産拡大

Socionext

カスタム SoC 設計

富士通 + パナソニック旧 LSI 統合

Preferred Networks

AI チップ MN-Core 2

日本唯一の本格 AI チップベンチャー、TSMC 3nm 製造

富士通 A64FX (富岳)

HPC Arm

富岳スパコン世界 1 位経験 (2020-2022)

AIST (産業技術総合研究所)

研究機関

★ 経産省所管、つくば本拠、TIA 中心、半導体研究の中核

RIKEN (理化学研究所)

研究機関

日本最大の総合研究機関、富岳開発

TIA (つくばイノベーションアリーナ)

産学連携 PF

★ AIST + 筑波大 + NIMS + 高エネ研、産業半導体研究

東京大学 d.lab + RaaS

半導体設計研究

日本最高位、Research as a Service で産業化

⑦ 結論 — 中国半導体産業の構造的課題と日本の位置

中国半導体は 「設計はできる、製造で壁」 の状況。これは米中対立 (BIS Entity List) によるものでなく、 ASML EUV + JSR EUV レジスト + Cadence EDA + TSMC 製造ノウハウ の四位一体が物理的・経済的に複製不可能なため。

日本は 装置 (Tokyo Electron)、材料 (JSR、SUMCO)、後工程 (Disco)、メモリ (KIOXIA)、車載 (Renesas)、CMOS (Sony) の各領域で世界級プレイヤーを保有。 Rapidus 2nm 計画 (2027) が成功すれば、日本は EUV 時代の foundry に再参入する唯一の道筋。 中国の 7nm は EUV 不在で物理限界、5nm 以下は absent EUV で原理的に不可能。

「ハードウェアはアルゴリズムを最適化するために設計され、アルゴリズムはハードウェアの制約を回避するために設計される」 — この共進化が半導体の本質。中国がアルゴリズム側 (DeepSeek 等) で追いつき得る一方、ハードウェア側で世代差を埋めるのは 10 年単位の課題。

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