生成AI（人工知能）ブームを牽引する半導体需要は2026年、性能向上と電力消費という二つの壁に直面する。米Nvidiaが市場を席巻する一方、その心臓部であるGPU（画像処理半導体）の性能を左右する高帯域幅メモリー（HBM）の供給は綱渡りが続く。データセンターの電力消費量は限界に近づき、半導体製造の微細化も物理的な課題が山積する。AIブームの熱狂が持続可能な成長へ移行できるか否かは、台湾積体電路製造（TSMC）や米Intelが進める先端プロセスと、その根幹を支える日本の素材・装置産業の動向に懸かっている。

Nvidia一強を支える「HBM」供給の綱渡り

生成AI向け半導体市場でNvidiaの独走が続く。同社の2025年1月期決算によると、データセンター部門の売上高は前年同期比409%増の475億ドルに達し、全社売上の約8割を占めるまでになった。この急成長の原動力は、AIの学習・推論に不可欠なGPUだ。その性能を決定づけるのが、DRAM（記憶保持動作が必要な随時書き込み読み出しメモリー）を複数積層し、データ伝送路を大幅に広げた高帯域幅メモリー（HBM）である。GPUが演算処理を行う際、このHBMから膨大なデータを高速で受け渡すことで、計算効率を極限まで高めている。HBMの性能が、AI半導体の実効性能を直接規定すると言っても過言ではない。現在主流の「HBM3E」では、韓国SK HynixとSamsung電子が市場を二分しており、米Micron Technologyが追う構図だ。調査会社TrendForceの2024年5月時点の分析では、2025年のHBM市場におけるビット容量ベースの需要は前年比で倍増すると予測されており、供給不足がGPU生産全体の律速段階となっている。この需給逼迫は、HBMの製造工程の複雑さに起因する。特に、積層したDRAMダイを接続するTSV（シリコン貫通電極）技術や、ダイ間の接合精度が歩留まりを左右する。次世代規格「HBM4」では、積層数が現行の8層や12層から16層へと増え、ベースダイにロジック半導体を用いるなど、さらに製造難度が上昇する。この後工程におけるダイシング（切り出し）や接合、完成品の検査工程では、ディスコやアドバンテストといった日本企業が世界的に高い市場占有率を維持しており、HBMの安定供給は日本の装置技術に深く依存している。

AIの「電力天井」、データセンターは限界か？

AIモデルの巨大化は、データセンターの電力消費量を爆発的に増大させた。国際エネルギー機関（IEA）が2024年1月に公表した報告書「Electricity 2024」は、世界のデータセンターの総消費電力が2022年の460テラワット時から、2026年には最大1,050テラワット時超に達する可能性があると警告する。これは日本の総電力消費量に匹敵する規模だ。特にNvidiaの最新基盤「Blackwell B200」を搭載したサーバーラックは、1台あたりの最大消費電力が15キロワットに達するとされ、前世代「H100」の約1.5倍に相当する。この膨大な発熱を処理するため、従来の空冷方式では限界を迎えつつあり、サーバーを液体に浸して直接冷却する「液浸冷却」や、冷却水を循環させる「直接液体冷却」の導入が不可欠となる。こうした電力と冷却の制約は「電力天井」と呼ばれ、AIの計算能力向上に対する物理的な障壁として顕在化し始めた。この問題に対し、NTTが推進する光電融合技術「IOWN」構想のように、半導体内部の電気信号を光信号に置き換えて伝送損失を劇的に低減する研究開発も進むが、実用化は2030年代と見られる。当面は、より電力効率に優れた推論専用チップの活用や、AIモデルの軽量化といったソフトウェア側での工夫が求められる。無制限なAIモデルの大規模化競争は、この電力天井によって転換点を迎える可能性が高い。

2nmプロセス競争、TSMCとIntelの次世代戦略

半導体の性能向上を支えてきた微細化は、2ナノメートル（nm、1nmは10億分の1メートル）世代で新たな局面に入る。この世代から、トランジスタの構造が従来の「FinFET」から、電流の通り道であるチャネルの四方をゲートで囲む「GAA（Gate-All-Around）」へと移行する。GAAはゲートの制御能力を高め、リーク電流（漏れ電流）を抑制できるため、さらなる性能向上と消費電力削減を両立させる鍵となる技術だ。ファウンドリ（半導体受託生産）最大手のTSMCは、2025年後半にGAA構造を採用した2nmプロセス「N2」の量産開始を計画しており、米AppleやNvidiaが最初の顧客になると見られる。同社の2024年4月の発表によれば、N2は既存の3nm（N3E）比で、同一消費電力なら10〜15%の速度向上、または同一速度なら25〜30%の消費電力削減が可能だという。一方、巻き返しを図る米Intelは、GAAの一種である「RibbonFET」と、ウエハー裏面から電力を供給する独自技術「PowerVia」を組み合わせた「Intel 20A」プロセスを2024年後半に、「Intel 18A」を2025年に立ち上げる計画だ。PowerViaは信号線と電力供給網を分離することで配線混雑を緩和し、性能向上に寄与すると期待される。Samsung電子も2025年に2nmプロセスの量産を目指しており、3社による先端プロセス開発競争は激化の一途をたどる。ただし、この微細化競争は製造コストの高騰を招いている。特に、回路パターンを転写するのに用いるEUV（極端紫外線）露光装置は1台200億円を超え、次世代の高NA（開口数）EUV装置はさらに高額となる。このコスト増が半導体価格に転嫁され、AIブームの裾野拡大を阻む要因となる可能性も否定できない。

高NA EUVとフォトレジストが描く未来図

2nm以降の微細化を実現する上で中核となるのが、オランダASMLが独占供給する高NA EUV露光装置だ。現行のEUV装置のレンズ開口数（NA）が0.33であるのに対し、次期主力機「EXE:5200」はNAを0.55に高め、解像度を約1.7倍に向上させる。これにより、これまで2回の露光が必要だった複雑な回路パターンを1回で形成できるようになり、生産効率の改善が期待される。Intelは業界に先駆けて高NA EUV装置を導入し、「Intel 18A」以降のプロセスで活用する方針を明らかにしている。TSMCやSamsungも導入を計画しており、2026年以降の先端半導体製造における標準装備となる見通しだ。この最先端露光技術の性能を最大限に引き出すのが、ウエハー上に塗布される感光材「フォトレジスト」である。EUVの強力な光に耐え、微細な回路パターンを正確に形成するには、極めて高い解像度と感度が求められる。このEUV用フォトレジスト市場では、JSR、信越化学工業、東京応化工業、富士フイルムといった日本企業が世界市場の約9割を占有する。高NA EUVという新たな「画材」が登場する中で、それに適した「絵の具」であるフォトレジストを開発・供給できるかが、次世代半導体の性能と歩留まりを左右する。また、露光後のウエハーを現像・洗浄する塗布現像装置（コータ・デベロッパ）では東京エレクトロンが約9割の市場占有率を誇るなど、EUVリソグラフィー工程は日本の素材・装置メーカー群が盤石の供給網を築いている。ASMLの装置単体では半導体は製造できず、この日本勢との緊密な連携が不可欠だ。

日本企業が直面する選択

AI半導体を巡る世界的な開発競争は、日本の関連産業に大きな事業機会をもたらしている。シリコンウエハーで信越化学工業とSUMCOが世界シェアの約6割を握り、回路のマスク欠陥を検査するレーザーテックの装置はEUVリソグラフィーに必須だ。CMP（化学的機械的研磨）で平坦化する装置やスラリー（研磨剤）、製造工程で使う高純度のフッ化水素や特殊ガスなど、サプライチェーンの各所で日本企業の技術がボトルネックを握る。2026年以降、AI半導体の需要が「学習」から「推論」へと軸足を移し、データセンターだけでなくスマートフォンや自動車といったエッジ端末への搭載が本格化すれば、求められる半導体の種類も多様化する。その際、特定の先端プロセスへの依存から、より成熟したプロセスで電力効率やコストを最適化した半導体への需要が拡大する可能性がある。この市場構造の変化は、日本の装置・素材メーカーにとって、顧客層を広げ、新たな需要を取り込む好機となり得る。一方で、地政学的な緊張は無視できない。米国の対中半導体規制は、日本の装置・素材メーカーにも輸出管理の厳格化を求めている。経済産業省が2023年7月に施行した先端半導体製造装置の輸出管理厳格化は、その一例だ。技術の流出を防ぎつつ、いかにして公正な国際競争環境で事業を拡大していくか。技術的優位性を維持するための研究開発投資を継続しながら、地政学リスクに対応する戦略的な経営判断が、これまで以上に重要性を増している。