巨大AIチップの実装は円形ウエハーから角形パネルへ。TSMCの次世代実装CoPoSを、レチクル限界・面積利用率・反り・ガラス基板から追い、後工程装置を握る日本勢と急追する台湾勢の勢力図を技術で読み解く。
AIの性能競争は、演算チップと大規模言語モデルの話に集まりがちだ。だが、チップを大きくする道は、もう何年も前に物理の壁に突き当たっている。露光装置が一度に焼き付けられる面積の上限、すなわちレチクル限界である。単一のチップはこの枠を超えられない。各社は、複数の演算ダイと広帯域メモリ(HBM)を一つのパッケージに集積し、微細配線で結ぶ実装へと、性能向上の主戦場を移してきた。その最前線で、TSMCが次の量産基盤に据えようとしているのが、円形ウエハーを離れ、大型の角形パネル上で組み上げるCoPoS(Chip on Panel on Substrate)だ。そして、このパネルを加工し、成膜・露光し、封止する装置の多くを、日本のメーカーが供給している。台湾勢はその傍らで、自前の装置群を急速に整えつつある。本稿は、巨大AIチップを物理的に成り立たせる後工程の構図を、工程の順に追う。
レチクルの壁 ― 一枚のチップで作れる大きさには天井がある
半導体は、フォトマスクの像を縮小投影して回路を焼き付ける。一度の露光で転写できる最大面積は、装置の構造上およそ26mm×33mm、約858mm²に制限される(WikiChip)。これがレチクル限界であり、単一ダイの実用上の上限を決める。AI向けの演算が要求するトランジスタ数は、この枠をとうに超えている。NVIDIAがBlackwellで演算ダイを2分割したのも、コスト圧縮ではなく、一枚では1,600mm²を超えてレチクルをはみ出すためだった(BITSILICA)。
打開策は、大きな単一ダイを断念し、複数の小さなダイ(チップレット)へ分割して、共通の基盤上で高密度に再配線することにある。この基盤がシリコンインターポーザや再配線層(RDL)で、演算ダイとHBMの間を毎秒テラバイト級で結ぶ。有機基板では、この配線密度を支えきれない。
インターポーザの規模は「レチクル何枚分」で表され、世代ごとに拡大している。TSMCのロードマップ報道では、現行の約3.3倍(HBM8個)から、2027年に9.5倍(約8,100mm²、HBM12個)、2029年には14倍超(HBM24個、約12,000mm²)へ向かう(Tom's Hardware、TrendForce)。実装は、もはや単なる後工程ではなく、性能を伸ばす主戦場になった。
円形ウエハーに矩形を並べる無駄 ― CoWoSの限界
現行のAI向け実装の主役はCoWoS(Chip on Wafer on Substrate)で、直径300mmの円形シリコンウエハー上にインターポーザを形成する。完成度が高く量産も安定しているが、パッケージの大型化が進むほど不利が際立つ。円形の面に大型の矩形を並べると、外周で切り捨てられる領域が増える。円形ウエハーの面積利用率はおよそ57%にとどまり、大型インターポーザほど一枚から取れる数が減って、縁の損失が顕在化する(financialcontent、SemiEngineering)。
具体的には、300mmウエハーから取れるインターポーザは25〜28個程度、歩留まりを織り込むと実用は15〜20個ほどという試算がある(SemiAnalysis)。レチクル3倍、9倍と拡大すれば、取り数はさらに減る。固定費がより少ない良品に乗るため、一個あたりのコストが跳ね上がる。CoWoSにも9.5倍、14倍への拡張余地はあるが、円形ウエハー上で超大型を作る限り、面積利用率と取り数の壁からは逃れられない。
円から角へ ― CoPoSという作り方
そこで浮上するのが、基盤を円形ウエハーから大型の角形パネルへ置き換える発想だ。CoPoS(Chip on Panel on Substrate)はTSMCが進めるパネルレベル実装で、初期のパネル寸法は一辺310mm。量産世代では510mm角前後、さらに先で600mm角が、装置メーカーの間で標準寸法になりつつある(TrendForce、装置メーカーSCHMIDの証言)。
角形なら縁の損失がほとんど出ない。面積利用率は87〜95%に高まり、同等寸法のパッケージを一枚から円形ウエハーの約2.5倍取れるという(SemiEngineering)。パッケージあたりのコストは、用途により3〜5割低減するとされる(数値は諸説)。
TSMCの計画では、試作ラインが2026年に立ち上がり、試作歩留まりはすでに9割に達したと報じられる。小ロット試作が2027年、量産は2028年後半から2029年で、嘉義(かぎ)のAP7工場が量産検証を担う(TrendForce)。ただしTSMC自身は、最大級のAIチップで当面CoWoSを置き換えるわけではないと明言している。ウエハーレベルの技術は一パッケージに最大58個の大型ダイまで拡張できるとされ(Tom's Hardware)、CoPoSは、円形ウエハーでは採算が合わなくなる超大型の受け皿として、CoWoSと並走する位置づけだ。
パネル一枚を仕上げる工程の連なり
パネルを完成品に仕上げるまでには、円形ウエハー用の後工程を大面積向けに作り替えた、いくつもの工程が連なる。まず角形のガラスやパネルを加工し、剥離層を塗布してキャリアに一時接合する。続いて感光性材料をパネル全面に塗布し、露光・現像して再配線層(RDL=チップの微細な端子を、基板側の粗いピッチの端子へ引き伸ばして接続し直す配線層)のパターンを形成する。円形ウエハーの回転塗布(スピンコート)は、角形では縁に材料が溜まるため、スリット塗布が主流になる。
配線の銅は、シード層を成膜してから電解めっきで成長させ、余分な金属はウェットエッチで除去する。バンプ(はんだ接合の突起)の下にはUBM(バンプ下金属=密着・拡散防止・はんだ濡れを担う薄膜積層)を形成する。誘電体や樹脂は炉や加圧キュアで硬化させ、その間に洗浄と剥離を挟む。
基盤が整うと、その上にチップを搭載する。薄化して個片化したダイを、接着剤やフラックスを使わない無加圧方式でパネルに直接接合し、ダイと基板の隙間にはアンダーフィル(熱応力を緩和する樹脂)を充填する。最後にチップ群を樹脂で封止(モールド)し、リフローではんだ接合を形成する。仕上げに、層間の重ね合わせ精度(オーバーレイ)や寸法、光学では見えない内部接合(X線によるAXI)を計測し、良否を判定する。工程ごとに、後述する装置メーカーの顔ぶれが入れ替わる。
反りとの戦い ― 大面積化が生む最大の難所
パネルレベル実装で最大の障害となるのが、反り(warpage)である。封止樹脂が硬化時に収縮し、樹脂と基板の熱膨張率の差でパネル全体がたわむ。この反りは、基盤が大型化するほど増幅する。300mmウエハーから600mm角パネルへ移ると、反りや寸法ばらつき、ダイの位置ずれは約5倍に拡大するという(SemiEngineering)。封止後の反りが1mmを超えた事例も報告されている。
反りは歩留まりに直結する。パネルがたわめば、上に積層したHBMの微細なはんだバンプに応力がかかって割れる。配線を描く露光でも、円形ウエハー用のステッパーは光学系もステージも300mm前提で設計されており、角形・大面積をそのまま扱えない。銅めっきも、円形対称を前提にした電界や流体の設計が崩れ、四隅まで膜厚を目標の±1.5µm以内に収めるには専用設計を要する(SemiEngineering)。
このため装置は、反りを抑える、あるいは反ったまま正しく加工することに注力する。キヤノンのパネル露光装置FPA-8000iWは、最大10mmの反りを許容しつつ、515×510mmのパネルを52×68mmの広い露光フィールドで、1.0µmの解像度で焼き付けると公表している(キヤノン)。封止側では加圧しながら硬化させ、気泡と反りを抑える。台湾では、反りを逆応力で相殺するフィルムや、反りを矯正してから次工程へ送る装置を投入する新興メーカーも現れている。反りをいかに制御するかが、CoPoS成立の分かれ目になっている。
ガラスを基板の芯に据える
反りと微細配線の双方に効く一手として、基板の芯(コア)にガラスを用いる動きが立ち上がっている。誤解されやすいが、ここでガラスは配線を担うインターポーザそのものではない。TSMCが検証してきたのは、厚さ0.8mm程度のガラスコアを中心に、その両面へ樹脂(ABF)の配線層を積む3層構造で、配線は主にチップ側のRDLと、ガラスを貫く穴(TGV=スルーガラスビア)に通した銅が担う(業界報道)。
ガラスを選ぶ理由は三つある。表面が極めて平坦で、線/間隔2µm未満の微細配線を形成しやすいこと。熱膨張率をシリコンに近づけられ、反りを抑えられること。高周波で信号損失が小さいこと(TrendForce)。一方で課題もある。加工・切断時に生じる微小クラックが破断の起点になり、平坦すぎるガラスには銅が密着しにくく、銅とガラスの熱膨張率差で高温時に剥離しやすい。このため保護樹脂層を要する。
当面の立ち上げは、扱いやすい有機材料のパネルで進め、ガラスは同一寸法で評価を継続する、というのが装置メーカーの見立てだ(SCHMIDの証言)。ガラスコア基板は、米国でSK系のAbsolicsが世界初の量産ラインを立ち上げようとするなど、次のAI実装の鍵として各社が時期を競う。
装置の地図 ― 日本が握る中核、台湾の急追
一連の工程を、どの国のメーカーが担うかで整理すると、明確な勢力図が浮かぶ。報道によれば、TSMCは試作ラインを「二系統(dual-track)」で運用し、日本・米国の大手と台湾の地場勢を同一工程で並走評価させ、安定性・納期・コスト・支援で競わせている(TrendForce、2026年6月)。
日本勢は後工程の物理工程を広く押さえる。露光のキヤノン、塗布現像の東京エレクトロンとSCREEN、研削・レーザーのディスコ、封止のTOWAとアピックヤマダ、保持・剥離のテープ材を担う日東電工とリンテック、炉の国際電気――第一陣として仕様と発注量つきで名前が挙がる日本企業は9社に上ると報じられる(EMSOne)。封止装置では、TOWAが日本の半導体モールド装置輸出の約3割を占めるとの統計もある(業界調査)。
台湾勢は、TSMC近接で自前の層を厚くしている。洗浄・湿式の辛耘(Scientech)や弘塑(Grand Process)、検査の致茂(Chroma ATE)や晶彩科(Favite)、ガラス加工の大量(Ta Liang)、パネル専用の搬送容器を手がける家登(Gudeng)、先端封止の自動化で台湾首位とされる美科(Mirle)――13社規模が二系統の地場側を構成すると報じられる(Athsinchu)。米国勢は、前工程で培った成膜のApplied Materials、検査・計測のKLAというように、上流の強みを後工程パネルへ展開する。台湾が後工程装置を地場で揃える狙いは、TSMCと密接に即応・共同調整できること、そして日本・米国への依存を相対化して供給網を強靭にすることにある(TrendForce)。
なぜこれがAIの足元を決めるのか
AIチップの性能は、突き詰めれば「演算をどれだけ大きく」と「メモリをどれだけ多く」の二つで決まる。だが演算は一枚858mm²で頭打ちになり、メモリはHBMを積み増すほかない。両方を同時に伸ばすには、複数のチップを一つの基盤に集積する実装が要る。その基盤が大型化すれば円形ウエハーの採算が崩れ、角形パネルへ移る。パネルが大型化すれば反りが牙をむき、それを抑えるためにガラスコアが要る――AIの要求は、こうして後工程の作り方を連鎖的に規定していく。
そして、その連鎖の要にある装置の多くを、日本のメーカーが握っている。露光、研削、封止、テープ材という地味な工程が、最先端AIチップの実現可否を左右する。台湾はその構図を、TSMC近接で自前化することで塗り替えようとしている。記者の見るところ、次のAIの性能は、新しい演算回路の設計だけでなく、微小なチップを大型パネル上で反らせずに集積する後工程の装置と材料が、どこまで到達できるかにかかっている。前工程の微細化に注がれる視線のすぐ下で、もう一つの競争が静かに進んでいる。
